https://www.chinatimes.com/newspapers/20231213000180-260202?chdtv 電晶體微縮...英特爾大突破 04:10 2023/12/13 工商時報 陳穎芃 、綜合外電 英特爾為了在半導體市場重拾競爭力，近日在年度IEEE國際電子元件會議（IEDM）上發表 多項新一代電晶體微縮技術突破，其中最大亮點，是晶片背部供電及直接背部接觸的3D堆 疊互補金屬氧化物半導體（CMOS）電晶體，有助英特爾朝4年5節點的目標邁進。 隨著電腦運算需求急速擴大，英特爾近年不斷設法延續摩爾定律，並訂下4年5節點的計畫 ，宣稱未來新晶片設計的規格單位將不再侷限於奈米，而是進入埃米時代（Angstrom Era ）。 英特爾先前已宣布明年推出的20埃米（20A）節點將運用新一代RibbonFET技術，這次在 IEEE國際電子元件會議上又發表更新技術，那就是晶片背部供電及直接背部接觸的3D堆疊 CMOS電晶體。 英特爾在會中展示，這項創新技術能在小至60奈米的微縮閘極間距垂直堆疊互補場效電晶 體（CFET），大幅提升空間效率。 英特爾表示，晶片背部供電及直接背部接觸的3D堆疊CMOS電晶體能將處理器電力互連元件 移至晶片背面，換言之晶片正面能容納更多資料傳輸元件，況且電力互連元件的體積也能 擴大，相對減少電阻。 事實上，英特爾早在兩年前就為3D堆疊CMOS電晶體申請專利，但在今年5月ITF World大會 上才首度公開3D堆疊電晶體研發計畫。英特爾近日公布的製程技術藍圖一再強調電晶體微 縮技術創新，其中PowerVia晶片背面供電技術已經預定明年量產。 #堆疊 #CMOS #供電 #元件 #電晶體 -- 佛沒說小乘、大乘。上座部佛教馬哈希尊者具戒經講記拆穿假佛教大乘妙法蓮華經的騙局 上座部佛教明昆《南傳菩薩道》是真釋迦牟尼佛的菩薩成佛之道 大乘是假菩薩成佛之道 妙法蓮華經 華嚴經 心經 金剛經 楞伽經 梵網經菩薩戒 圓覺經 楞嚴經 是 大乘假佛經 阿彌陀佛 藥師佛 是 大乘假佛 觀世音 文殊 普賢 維摩詰 龍樹 地藏王 是 大乘假菩薩 https://ptt.org.tw/soul/M.1523979060.A.68C 上座部佛教目犍連子帝須和那先破偽經大乘十方諸佛 -- ※ 發信站: 批踢踢實業坊(ptt.org.tw), 來自: 61.230.161.14 (臺灣) ※ 文章網址: https://ptt.org.tw/Tech_Job/M.1702442640.A.7B4

→ VSshow : 還不是被GG電！ 12/13 12:53

推 motan : https://i.imgur.com/LMKlhDh.jpg 12/13 12:58

噓 SkyShih : 畫大餅大家都會 12/13 13:04

推 havochuman : 天元突破 12/13 13:23

推 leon1757tw : 急了 12/13 15:05

推 Thobel: 那個包養網人最多XD 12/13 15:05

推 popileds : 2nm是突破啥 12/13 16:13

推 jason61206 : 原來大家的思維都是先否定別人 12/13 16:13

推 jimcjp : 英特爾最不缺黑科技 12/13 16:29

推 sqt : 關鍵字：牙膏，車尾燈，後照鏡 12/13 17:02

→ controlgod : 有良率才能賺錢 12/13 17:09

推 Reji: 我妹上包養網被我發現= = 12/13 17:09

推 venomsoul : 埃米是啥小 12/13 17:36

推 losehope : GG應該戒慎恐懼，居安思危才對！ 12/13 18:11

→ btpeter : GG可悲仔…一堆輪班仔 有沒有專業點的RD上來回下… 12/13 18:18

→ btpeter : 都一堆不懂三小的設備仔推文…. 12/13 18:18

推 iosian : 縮了 12/13 18:53

推 Hathael: 隔壁桌的人竟然在討論包養... 12/13 18:53

推 centra : 是英特爾的概念也沒錯 12/13 19:12

→ Cramael : 這些不是台積科技論壇都有講了？ 12/13 19:13

噓 ijk1 : 笑了 原來都是不懂製程的設備仔在推文喔 12/13 19:52

推 Shepherd1987: 看推文這麽有信心, 台積穩了 12/13 19:57

推 bravobrave : 電晶體顯影眼鏡 12/13 19:58

推 yovroc: 樓上是不是被包養 12/13 19:58

推 ljsnonocat2 : Angstrom應該直接叫埃，不需要米 12/13 20:50

推 randystock : 埃米那姆？ 12/13 22:18

推 Battie : 在這兒GG RD推謹慎的文,就會被產線菁英笑,畢竟GG都 12/13 22:35

→ Battie : 是靠產線菁英在這兒嗆聲才會強的 12/13 22:35

→ stonecold123: 一堆門外漢 特爾輸t太多了 不管前後段都是 特爾已 12/14 06:44

推 helgalie: 樓下被包養 12/14 06:44

→ stonecold123: 然是PPT公司 12/14 06:44

推 F1239810 : GG也微縮了 12/14 10:37

推 ghgn : 我記得GG自己也有研發3D堆疊 英特爾這個應該是不同 12/14 13:16

→ ghgn : 堆疊方法吧？ 12/14 13:16

→ btpeter : GG 3D封裝有分前段SOIC 跟後段的FION ,COWOS 都是 12/14 15:11

推 OREOMZA: 現包養都上檯面了嗎 12/14 15:11

→ btpeter : 把2.5D 中間的silicon introposer 拿掉 用TSV取代… 12/14 15:11

→ btpeter : . 12/14 15:11

推 kkithh : PowerVia聽起來像把power走線跟元件放到chip 背面， 12/14 15:26

→ kkithh : 正面空間可以全放std cell，聲稱utilization可高達9 12/14 15:26

→ kkithh : 0%，IR drop可大幅改善並提昇clock rate 12/14 15:26

推 punjab: 在包養網遇到朋友= = 12/14 15:26

→ kkithh : 有沒有業內的評論一下 12/14 15:28

推 Hsinxyzzyx : 20A=2奈米 1奈米就是10A我以為大家都有讀過書 12/14 21:28

→ i1210 : 成本要能量產出貨 12/15 12:51

推 jeangodard : k大說的是back side delivery 我認知中的就是k大 12/15 18:31

→ jeangodard : 的那樣 可以降低IR drop並且大幅增加正面std cell 12/15 18:31

推 sashare: 問卦:有包養SD的卦嗎 12/15 18:31

→ jeangodard : 的PnR空間 12/15 18:31

推 kyle5241 : 直接背面接觸表示沒用到buried power rail, 導線直 12/15 20:59

→ kyle5241 : 接跟電晶體底部接觸, 接觸面積更大, 電阻更小,而且 12/15 20:59

→ kyle5241 : 可以省更多面積。比power via 更高級 只是理論上更 12/15 20:59

→ kyle5241 : 不好做, 所以intel 怎麼做出來的也是蠻令人好奇的 12/15 20:59

推 sijiex: 隔壁桌好像是包養SD在見面XD 12/15 20:59

推 kyle5241 : power 走背面供電跟power via 指的是不同的概念 po 12/15 21:04

→ kyle5241 : wer via 可以拿來串聯背面供電網路 但沒有規定你要 12/15 21:04

→ kyle5241 : 接正面或是背面～只是一個穿過電晶體的導線而已via 12/15 21:04

→ kyle5241 : 就是穿孔的意思 你想要耍白爛從背面接回正面也行 12/15 21:04